Abstract:
Teza este structurată pe şapte capitole. În capitolul 1, s-au
prezentat date referitoare la stadiul actual al configuraţiilor de cacheuri,
locul treptei cache într-o ierarhie de memorii, problemele cacheurilor
şi perturbarea acestora prin defectare, analiza unor soluţii
existente de cache-uri cu capabilităţi de îmbunătăţire a
dependabilităţii. Capitolul 2 analizează defectele care pot afecta
cache-urile, defecte la nivelul celulei SRAM, precum şi defecte la
nivelul legăturilor dintre celulele SRAM. În capitolul 3, principala
abordare o constituie configurarea structurii unui cache tipic urmărind
stabilirea locului de introducere a elementelor de redundanţă menite a
creşte dependabilitatea, interfaţarea cache-ului cu celelalte trepte ale
unei ierarhii de memorii, detalierea constructivă a unui cache,
sincronizarea funcţională a treptei cache. Capitolul 4, analizează
metricile de performanţă şi fiabilitate la cache-uri, metode de
îmbunătăţire a performanţei cache-urilor şi afectarea lor prin
indicatorul CDLR. În capitolul 5 am prezentat mediul de
experimentare reprezentat de simulatorul de cache, obiectivele de
construcţie ale simulatorului, precum şi detalii constructive ale
simulatorului – CACHE şi ale mediului de evaluare CDLR SPEC 2000.
Capitolul 6 scoate în evidenţă rezultatele experimentale obţinute prin
intermediul simulatorului CDLR SPEC 2000, evaluări de indici de
fiabilitate, implementarea cu circuite programabile FPGA Xilinx a unui
cod SEC-DED, iar în ultimul capitol, capitolul 7, am prezentat
contribuţiile personale precum şi posibile dezvoltări ale cerecetărilor
întreprinse.
